时钟策略革新：宽带级联与堆叠接收机前端设计 | MDPI JLPEA

本文提出了一种改进型时钟策略技术，旨在解决软件定义无线电 (SDR) 中传统N路径接收机的高功耗和设计复杂性问题。研究基于22 nm CMOS工艺，设计了两种接收机架构：级联接收机和堆叠接收机。级联接收机通过简化混频器开关架构，实现了0.4至12 GHz的宽带输入匹配和低噪声系数，总功耗为11 mW。堆叠接收机则通过电流复用技术和1/f噪声消除技术，将功耗降至2.9 mW，适用于能效优先的场景。研究结果表明，两种架构均无需外部谐波重组电路，为软件定义无线电提供了高性能与低功耗的并行解决方案。