低延迟位切片离散傅里叶变换 (BFT) 硬件设计探索 | MDPI JLPEA

本文探讨了一种低延迟位切片离散傅里叶变换（BFT）的硬件设计方案。背景方面，离散傅里叶变换（DFT）和快速傅里叶变换（FFT）在数字信号处理和通信系统中具有广泛应用，但其硬件实现面临高功耗、大面积和高延迟的挑战。研究目的是提出一种基于位切片和输入数据有限位宽思想的BFT方法，以简化计算复杂度并降低延迟。该方法将每个采样点按位拆分成多个位平面，分别进行DFT运算，仅需加法操作，无需复数乘法器。实验结果表明，该设计在1024点DFT测试中仅需2个时钟周期完成，占用资源不到1%，功耗约0.3W，输出信噪比超过120dB。结论显示，该方案适用于5G通信、智能电网等高实时性要求的场景，具有高效可靠的性能。